latch up概念
在晶片級Latch-up測試中，除電源和地之外的輸入輸出管腳都需要通過一定程度的負電流測試，這時晶片內部就會出現負電流。同時，由於晶片 ...,Latch-up是CMOS存在一種寄生電路的現象，它會導致將VDD和VSS短路，使得晶片損毀，或者停擺。這種效應是早期CMOS技術不能被接受的重要原因之一。
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latch up概念– EDLV
latch up概念. Latch up 是指cmos晶片中，在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路。 26/1/2009 ... http://www.edlvdd.co Latch-up測試中負電流的影響和防護- 每日頭條
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