verilog講義
Ch1 - Verilog 基本簡介. 1.1 Verilog 基本架構. module 模組名稱( 輸出入埠名稱); 輸出入埠敘述資料型態敘述內部電路敘述endmodule ... ,Ch2 - Verilog 資料型態. 2.1 資料狀態. 0 邏輯0 1 邏輯1 x或X 未知的值( Unknow )或浮接( Floating ) z或Z 高阻抗( High Impendence ) ...
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Verilog HDL 教學講義 · GitBook (Legacy)
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